MT47H256M8EB-25E:C

La MT47H256M8EB-25E:C est une SDRAM DDR2. Elle utilise une architecture à double débit de données pour obtenir un fonctionnement à grande vitesse. Cette architecture à double débit de données est essentiellement destinée à une architecture de prélecture 4n avec une interface conçue pour transférer deux mots de données par cycle d'horloge au niveau des billes d'E/S. Une seule opération de lecture ou d'écriture pour la SDRAM DDR2 consiste en un seul transfert de données de 4n bits à deux cycles d'horloge au cœur de la DRAM interne et quatre transferts de données correspondants de n bits à l'échelle d'un demi-cycle d'horloge au niveau du cœur de la DRAM. Billes d'E/S. Il dispose de la norme JEDEC d'E/S 1,8V (compatible SSTL_18) avec l'option stroboscope de données différentielles (DQS, DQS#).

• Plage de tension d'utilisation de -1,0V à 2,3V (VDD)
• Configuration 256Meg x 8, option stroboscope de sortie en double (RDQS) pour x8
• Boîtier FBGA, 9.0mm x 11.5mm, 60 billes
• Synchronisation (temps de cycle) de 2,5ns à CL = 5 (DDR2-800)
• Température d'utilisation de 0°C à +85°C
• Débit de données 800 MT/s, option stroboscopique de données différentielles (DQS, DQS #)
• DLL pour aligner les transitions DQ et DQS avec CK, 8 banques internes pour un fonctionnement simultané
• Latence CAS programmable (CL), latence WRITE = la latence READ est de 1ᵗCK
• Force d'entraînement de sortie de données réglable, Borne sur matrice (ODT)
• Prend en charge la spécification de gigue d'horloge JEDEC