MT47H128M16RT-25E AIT:C

La MT47H128M16RT-25E AIT:C est une SDRAM DDR2. Il utilise une architecture à double débit de données pour obtenir un fonctionnement à grande vitesse. Cette architecture à double débit de données est essentiellement destinée à une architecture de prélecture 4n avec une interface conçue pour transférer deux mots de données par cycle d'horloge au niveau des billes d'E/S. Un seul accès en lecture ou en écriture pour la SDRAM DDR2 consiste en un seul transfert de données d'une largeur de 4n bits et d'un cycle d'horloge au cœur de la DRAM interne et de quatre transferts de données correspondants d'une largeur de n bits et d'un demi-cycle d'horloge à les billes d'E/S.

• Plage de tension d'utilisation de 1,0V à 2,3V (VSS)
• Configuration 128Meg x 16, qualifiée AEC-Q100
• Boîtier FBGA, 9mm x 12.5mm, 84 billes
• Synchronisation (temps de cycle) de 2,5ns à CL = 5 (DDR2-800)
• Latence additive CAS publiée (AL)
• Débit de données 800 MT/s, option stroboscopique de données différentielles (DQS, DQS #)
• DLL pour aligner les transitions DQ et DQS avec CK, option stroboscopique de sortie en double (RDQS) pour x8
• Latence CAS programmable (CL)
• Terminaison sur matrice (ODT), prend en charge la spécification de gigue d'horloge JEDEC
• E/S 1,8V standard JEDEC (compatible SSTL_18), temps de réponse 8D