MT41K512M16VRP-107 IT:P

La MT41K512M16VRP-107 IT:P est une SDRAM TwinDie 1.35V Automobile DDR3L. Il s'agit d'un dispositif de mémoire à accès aléatoire dynamique CMOS haute vitesse configuré en interne comme deux SDRAM DDR3L à 8 banques. Le DDR3L SDRAM architecture à double débit de données pour obtenir un fonctionnement à grande vitesse. L'architecture à double débit de données est une architecture de prélecture 8n avec une interface conçue pour transférer deux mots de données par cycle d'horloge au niveau des billes d'E/S. Un seul accès en lecture ou en écriture se compose d'un seul transfert de données d'une largeur de 8 n bits et d'un cycle d'horloge au cœur de la DRAM interne et de huit transferts de données correspondants d'une largeur de n bits et d'un demi-cycle d'horloge au niveau de l'interface d'E/S. La SDRAM DDR3 fonctionne à partir d'une horloge différentielle (CK et CK#). Le croisement de CK allant à HIGH et CK# à LOW est appelé front positif de CK. Les signaux de contrôle, de commande et d'adresse sont enregistrés à chaque front positif de CK.

• Rétrocompatible selon VDD = VDDQ = 1.5V ±0.075V
• Stroboscope de données bidirectionnel différentiel, architecture de prélecture 8n bits
• Terminaison sur puce nominale et dynamique (ODT) pour signaux , de masque, sonde et données
• Latence CAS (LECTURE) programmable (CL), latence additive CAS publiée (AL)
• Longueur de rafale fixe (BL) de 8 et troncation de rafale (BC) de 4 (via commande de registre de mode [MRS])
• Température d'auto-rafraîchissement (SRT), auto-rafraîchissement automatique (ASR) contre l'écriture
• AEC-Q100, soumission PPAP, temps de réponse 8D
• Boîtiers FBGA 96 billes
• Gamme de température industrielle de -40°C ≤ TC ≤ +95°C
• Temps de cycle 1,07ns à CL = 13 (DDR3-1866) , configuration 512Mo x 16