MT41K128M8DA-107:J

La MT41K128M8DA-107:J est une SDRAM DDR3L Il utilise une architecture à double débit de données pour obtenir un fonctionnement à grande vitesse. L'architecture à double débit de données est une architecture de prélecture 8n avec une interface conçue pour transférer deux mots de données par cycle d'horloge au niveau des billes d'E/S. Une seule opération de lecture ou d'écriture pour la SDRAM DDR3 consiste en un seul transfert de données de 8 n bits de large et quatre cycles d'horloge au cœur de la DRAM interne et huit transferts de données correspondants de n bits de large et un demi-cycle d'horloge à les broches d'E/S.

• Configuration 128Meg x 8, débit de données de 1866MT/s
• Boîtier FBGA, 8mm x 10.5mm, 78 billes
• Synchronisation (temps de cycle) de 1,07ns à CL = 13 (DDR3-1866)
• Température d'utilisation de 0°C à +95°C, Registre multi-usage
• La plage de tension d'alimentation est de 1,283 V à 1,45 V, étalonnage du pilote de sortie
• Stroboscope de données bidirectionnel différentiel, architecture de prélecture 8n bits
• Entrées d'horloge différentielles (CK, CK#), 8 banques internes
• Latence CAS (LECTURE) programmable (CL), latence additive CAS publiée (AL)
• Sélectionnable BC4 ou BL8 à la volée (OTF), mode d'auto-rafraîchissement
• Température d'auto-rafraîchissement (SRT), auto-rafraîchissement automatique (ASR)